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Diese Art von DSP soll am TMS 320xx von TI dargestellt werden.
Das Blockschaltbild dieses Prozessors ist bereits in Bild 3.1 dargestellt.
Die wichtigsten Merkmale dieses Einchip-Computers sind: 200ns Instruktionszyklus, 32 Bit Arithmetikeinheit, 16x16 Bit Parallelmultiplizierer (benötigt für eine Multiplikation nur einen Zyklus), 0..16 Bit Barrel-Shifter, 288 Byte Daten RAM (144x16), 3kByte Programm-Rom (1,5k x 16), die extern auf 8 kByte erweiterbar sind.
Dieser Prozessor arbeitet mit einer Harvard Architektur mit 2 getrennten 16 Bit-Bussen für Programm und Daten. Durch diese Struktur ist es möglich, Befehle zeitlich überlappend aufzunehmen und auszuführen.
Architektur:
Das Herzstück des Prozessors ist eine schnelle Arithmetik-einheit, die aus einer 32 Bit-ALU, einem 16 Bit Shifter, dem 16x16 Bit Parallelmultiplizierer sowie einem 32 Bit Akkumulator besteht. Daten werden entweder aus dem RAM über den Shifter oder aus dem Produktregister P in die ALU geladen. Daten aus dem RAM mit einer Wortbreite von 16 Bit werden nach Schiebeoperationen mit Vorzeichenzusatz für Zweierkomplement-Arithmetik auf 32 Bit erweitert. Arithmetik-Operationen mit 32 Bit aus dem RAM werden auch durch eine Kombination spezieller Befehle, bei denen die Vorzeichenerweiterung im Shifter unterdrückt wird, unter¬stützt. Die ALU verfügt auch über logische Operationsan¬wendungen für Steueranwendungen. Eine Sättigungs-Überlauf-Betriebsart dient zur Simulation von Sättigungsereignissen in Signalverarbeitungssystemen. Der 32 Bit Akkumulator wird im Multiplexbetrieb auf den 16 Bit Datenbus umge¬schaltet, damit die Resultate im RAM gespeichert werden können. Die höherwertigen Akkumulatorwerte können auch mit einem vorgegebenen Offset gespeichert werden, um die Skalierung der Resultate zu ermöglichen.
Adressierungsarten:
Der Prozessor unterstützt 4 Adressierungsarten. Die erste ist die direkte Adressierung, sie erfolgt von einem 7 Bit-Feld der Instruktion und einem Page-Register.Der Speicher ist für die direkte Adressierung in 128 Wort-Seiten aufge¬teilt.
Die zweite ist die indirekte Adressierung, bei der eines der 2 Hilfsregister (AR) Verwendung findet. Diese Register unterstützen die automatischen Inkrement-/Dekrement-Operationen parallel zu Speicherbezügen und Arithmetik¬operationen. Daraus ergeben sich zwei verschiedene Adres¬sierungsarten. Die Auswahl des AR-Registers als Quelle für eine Adresse wird durch das ARP-Register festgelegt. Der Datenspeicher ist so aufgebaut, daß ein Wort auf die nächsthöhere Adresse vom derzeitigen Speicherplatz in einem Maschinenzyklus dupliziert werden kann, während andere Operationen parallel ablaufen. Außerdem sind einige direkte Operationen möglich, bei denen Teile des Instruktionsworts als Daten Verwendung finden. Aus diesem Grund können Konstanten wie z.B. Filterkoeffizienten Teil des Programms sein.
Da Programm- und Datenbus getrennt sind, verfügt der Programm-Zähler über einen eigenen Inkrementer und einen 4-Ebenen-Stack für die Unterprogrammsteuerung.
Software:
Der Prozessor verwendet 16 und 32 Bit Instruktionen. Bei Unterprogrammen und Interrupts wird der gesamte Maschinen-Kontext gesichert. Verzweigungen können bei den meisten arithmetischen Bedingungen, bei Überlauf, bei Register = 0 und ohne Bedingung erfolgen. Es ist ebenfalls möglich, den Akkumulator-Inhalt als Programm-ROM-Adresse zu verwenden, um an Konstanten, die im ROM gespeichert sind, zu gelan¬gen, oder zum Unterprogrammaufruf bei datenabhängigen Verarbeitungsvorgängen. Der Prozessor ist zur Unter¬stützung von 2 Arten der Programm-Speicher-Operationen konfiguriert. Die erste Konfiguration (TMS320M10) besitzt ein Programm-ROM auf dem Chip, und eignet sich daher für Einchip-Anwendungen mit hoher Stückzahl. Eine Kombination von internem ROM (1,5 k Worte) und externem Programm¬speicher (2,5 k Worte) ist ebenfalls möglich, und kann z.B. bei Systemen mit festen Kernroutinen und unterschied¬lichen Anwendungs-System-Konfigurationen verwendet werden. Die zweite Ausführung (TMS 32010) unterstützt 4 k Worte externen Programmspeicher und unterdrückt das interne ROM. Diese Ausführung ermöglicht, daß das Benutzer-Programm in einem externen 4 k Speicher untergebracht ist, und die Entwicklungssystem-Software in dem Programm-ROM auf dem Chip. Daher kann dieses Bauelement nicht nur zur Unter¬stützung der Eigen-Emulation, sondern auch als das eigene Entwicklungssystem verwendet werden. Das Interface des externen Programmspeichers arbeitet mit der selben Ge¬schwindigkeit, wie das interne ROM, wodurch Echtzeit-Ent¬wicklung und -Ausführung möglich ist.
Ein-/Ausgangsoperationen werden über einen parallelen 16 Bit Bus ausgeführt, auf dem 8 Kanäle definiert sind. Der Prozessor kann E/A-Operationen mit einer Rate von 40 MBaud ausführen. Ein Polling-Eingang ermöglicht softwaremäßige E/A-Steuerung, außerdem ist ein Interrupt-Anschluß für Hardware E/A und Multitasking vorgesehen.
Chip
Hergestellt wird der Prozessor in einem 3um Silizium-Gate-NMOS-Pozeß. Er umfaßt eine Chipfläche von 43,81 mm_2. Die Bausteine sind in einem 40poligem DIL-Gehäuse unterge¬bracht und weisen eine Verlustleistung von 950mW auf. Bei einer maximalen Taktfrequenz von 20MHz beträgt die Be¬fehls-Rate 5 Millionen Instruktionen/s. Verschiedene Test¬arten sind zur Produktionsüberwachung und Ausbeuteanalyse vorgesehen. Für Prüfzwecke und Zuverläßigkeitsanalysen sind Prozessor, Datenspeicher und PROM auf dem Chip ge¬trennt ansprechbar.
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